频率合成器的基本功能是根据一个给定的参考频率产生所需的输出频率。这个过程可以用以下公式表示：
\[ f_{out} = κ \cdot f_{ref} \]
其中，κ是频率定标常量，有时也称为标准频率。虽然如何生成κ的细节不在本文讨论范围内，但我们将专注于整数除PLL频率合成器。
整数除PLL通过在参考振荡器与输出时钟之间插入分隔块来接近κ值。通过相位检测器的反馈环路，在分隔器之间保持相位一致性，最终生成所需的输出频率。一个典型的整数除PLL框图如图1所示，展示了通用充电泵整数除锁相环路的结构。
在整数除PLL中，有三个分隔块：参考分隔器（Q）、反馈分隔器（P）和输出分隔器（N）。κ的定义如下：
\[ κ = \frac{P}{Q} \cdot \frac{N}{R} \]
结合上述公式，我们可以得出输入和输出频率之间的关系：
\[ f_{out} = f_{ref} \cdot \frac{P}{Q} \cdot \frac{N}{R} \]
图1中的通用框图可以简化为几种形式，如将N或Q设为1，或两者都设为1，以满足系统设计的需求。如果Q和N都为1，输出频率的分辨率就限定于参考频率，只能生成参考频率的整数倍。在这种情况下，确定P的值就是一个简单的算术问题。如果Q或N中有一个为1，则只有一个配置（最小的Q/P或N/P比）可以生成所需的输出频率。
使用全部三个分隔块虽然为硬件增加了一个通用层，允许通过编程适应多种不同的频率合成应用，但也使得确定P、Q和N的最佳值变得复杂。不同的配置会影响性能，包括功耗、启动时间、抖动和相位噪声等。
在可编程SoC中，另一种常见的配置方法是通过使用多个输出分隔器，以产生多个不同频率的输出，这些都是VCO（电压控制振荡器）频率的整数倍数。图2展示了这种配置的示例。
多个输出分隔器的使用提供了灵活性，允许在一个PLL中生成多个输出频率，这对于多功能或可扩展的系统设计非常有用。然而，这也会增加设计的复杂性，并可能影响系统的整体性能。
在选择PLL配置时，必须考虑系统的具体需求，包括性能、成本、资源和设计复杂性。理解所有可行的配置及其对性能的影响是决定最佳方案的关键。通过对不同配置进行比较和权衡，我们可以找出满足特定应用需求的最佳PLL配置。引言
在开始查找PLL的最佳配置之前，需要考虑的是如何才能为PLL找到配置。具体而言，我们应找到PLL针对给定参考振荡器和所需输出频率所使用的所有可行配置。只有在确保获得能够满足需要的全部可行配置列表之后，我们才能确定哪一种树最好的。实际上，明确最佳PLL配置的大部分工作都涉及如何找到满足我们需求的全部可行配置列表。有鉴于此，本文将首先集中讨论所有可行的配置，然后再找出最佳的选择方案。
整数除PLL频率合成概述
从最基本的角度而言，任何频率合成器都旨在根据给定的参考频率生成所需的输出频率，即如下所示：
（1）
其中，κ代表的是指频率定标常量，有时也被视作标准频率。任何频率合成器电路都是一种趋近于κ的机制。概括介绍生成κ的方法不在本文的讨论范畴之内（不过今后可以撰文加以介绍）。我们在本文中将专门讨论整数除PLL频率合成器。PLL频率合成器在参考振荡器和输出时钟之间插入分隔块以趋近于κ。然后使用带有相位侦测器的反馈回路在两个分隔器之间保持相位相干性，最终生成所需的输出频率。相关的方框图如图1所示。该图显示了一种通用式充电泵整数除锁相回路。
三个分隔块用来趋近κ值：参考分隔器（Q）、反馈分隔器（P）和输出分隔器（N）。我们很容易就能看出，针对此类频率合成器，k的定义为：
（2）
图1. 基本整数除PLL的方框图
结合方程式1和方程式2，我们可得出输入和输出频率之间的关系：
（3）
图1所示通用式的一般变体是将N设为1，Q设为1，或二者皆设为1的形式。这些都是根据系统设计需要而简化的。对这三种简化形式的分析是图1所示一般情况的一个子集。如果Q和N都设为1，那么输出频率的最大分辨率限定于参考频率，这样我们就只能合成整数参考倍数。在此情况下，P值的确定就成了较简单的算术问题。如果Q或N设为1，那么合成所需输出只存在单一的配置（最小Q/P或N/P比）。这时需要进行约分才能确定比值。
使用全部三个分隔块会给硬件增加一个通用层，可以通过对许多不同频率合成应用编程而直接重用PLL。不过，这种通用性也导致确定P、Q和N的使用值极为困难。具体而言，这会造成单个参考和输出频率存在多种配置，而且所有这些配置都有着极为不同的性能特点（功耗、启动时间、抖动、相位噪声等）。
可编程SoC中使用的另一种配置方法是采用多个输出分隔器，这能生成多个不同频率的输出（不过仍是VCO频率的整数倍数）。图2显示的是这种配置的具体情况。
图2. 带多个输出分隔器的基本整数除PLL方框图
